Cadence 與 TSMC 合作加速次世代 AI 晶片設計
前言：
此次擴大合作關係，賦予 Cadence 將 “Design for AI and AI for Design” 策略應用於
TSMC N3、N2、A16與A14 製程節點
2026 年5月12日，美國加州聖荷西—Cadence (Nasdaq: CDNS) 宣布擴大與台積公司 (TSMC) 長期合作關係，以加速人工智慧的半導體創新。此次擴大合作，將針對TSMC N3、N2、A16™ 及 A14 製程技術，提供 IP、簽核就緒的一站式設計基礎架構以及先進的認證流程。雙方的深化合作將協助客戶減少迭代次數，並提升專注於設計技術協同優化 (DTCO) 的先進 AI 與高效能運算 (HPC) 設計的關聯性，以更高的信心加速晶片上市時程。強勁的客戶動能更凸顯了此項合作的影響力，眾多早期與主流企業正積極採用TSMC 3 奈米或 2 奈米技術進行設計。
「先進節點的 AI 晶片創新，需要能貫串完整設計週期的簽核就緒方案，並能從 SoC 擴展到小晶片 (chiplet) 與 3D-IC 架構，」Cadence 資深副總裁暨總經理滕晉慶 (Chin-Chi Teng) 表示。「透過與 TSMC 的合作，我們結合認證流程與經矽驗證的 IP，並建立代理就緒的基礎，推動我們『設計為AI，AI為設計 (Design for AI and AI for Design)』策略，協助工程師在日益攀升的複雜度之下提升生產力。」
TSMC 生態系與聯盟管理總監 Aveek Sarkar 表示：「隨著AI 運算工作負載需求不斷增長，再加上設計週期的壓縮，業界需要先進且高效節能的矽技術、精簡的設計流程，以及經矽驗證的 IP。透過與 Cadence 等開放創新平台 (Open Innovation Platform®, OIP) 生態系夥伴的合作，我們賦予客戶信心，讓他們能夠運用 TSMC 最新的製程技術與 3DFabric® 先進封裝解決方案，設計頂尖的晶片，為 AI 驅動的創新解鎖變革性的契機。」
設計為 AI (Design for AI)：經矽驗證的 IP 與認證的一站式流程
Cadence 正為 TSMC N2P 提供豐富的 IP 組合，包括 DDR5 12.8G MRDIMM、PCIe® 6.0、LPDDR6/5X 14.4G 以及 HBM4E 16G。此外，Cadence® Artisan® 基礎 IP 先進節點組合目前已在採用TSMC N3 製程技術的量產設計中使用。
Cadence 透過認證的一站式 EDA 流程賦能半導體團隊，使其能從先進節點 SoC 擴展到小晶片與 3D-IC 設計，包括：使用 Innovus™ 進行實作；使用 Virtuoso® Studio 與 Spectre® 模擬平台進行客製化/類比實作與模擬；使用 Celsius™ 熱分析求解器、Voltus™ IC 電源完整性解決方案及 EMX® Planar 3D 求解器進行熱分析；以及使用 Tempus™ 時序與 ECO 解決方案、Quantus™ 擷取解決方案、Liberate™ 特性分析及 Pegasus™ 驗證系統等簽核技術。上述技術皆已通過TSMC N2 與 A16 認證，並針對 A14 PDK 展開持續合作，以加速 AI/HPC 應用達成投片品質的結果。此外，Genus 合成解決方案已支援上述製程技術，針對 Clarity™ 3D 求解器的合作亦在進行中。
在 3D-IC 與異質整合方面，Cadence Integrity™ 3D-IC 平台支援 TSMC 針對疊層封裝的 TSMC-COUPE™ 參考流程，而 Virtuoso Studio 的異質整合方法論則增添了矽光子支持。Celsius 熱感知流程也已啟用，包括結合 Virtuoso 的光學元件 (PIC) 佈局擺放，以及使用 EMX 的訊號完整性分析。同時還具備使用 Pegasus 驗證系統對異質系統進行品質檢查與實體驗證的功能。
AI 為設計 (AI for Design)：「代理就緒」基礎架構
Cadence 的代理式 AI 透過將 EDA 從「單一工具」的工作流程轉變為「目標驅動」的代理執行，大幅提升 AI 半導體與 3D-IC 設計的生產力。透過與 TSMC 合作，Cadence 正籌備「代理就緒 (agent-ready)」的設計流程、優化引擎及簽核基礎架構。這些能力使 AI 系統得以結合領域推理能力 (domain reasoning) 與物理分析 (physics-based analysis)，推動設計各層面中 PPA 與可靠性的權衡。
NVIDIA 運算工程副總裁暨總經理 Tim Costa 表示：「次世代 AI 晶片日益增長的規模與複雜度，需要一種在晶片設計週期各階段整合加速運算與代理 AI 的全新設計方法。透過與 Cadence 合作，NVIDIA 正協助推進其設計團隊及全球半導體生態系所需之 EDA 工具，以優化效能並加速交付當今世上最複雜的 AI 架構。」
強化後的 Genus 合成解決方案、Innovus 實作系統以及 Cadence Cerebrus® 智慧晶片設計專家的 AI 驅動實作，均已針對 TSMC 的 NanoFlex™ Pro 標準元件架構進行 DTCO 優化，能在平面佈局放置 (placement) 期間對速度與功耗效率進行微調。此外，前端放置與後端繞線規則提升了繞線前與繞線後結果的關聯性；TSMC 的 A16 Super Power Rail 則透過在晶片背面佈署電源網路，實現更密集、更快速的設計。
在客製化設計方面，Cadence 已將代理 AI 嵌入 Virtuoso Studio 流程中，並針對 TSMC 製程技術進行電路優化。這包括支援 N2 到 A14 的類比設計遷移流程。
客戶於 3 奈米與 2 奈米展現強勁動能
客戶正成功採用 TSMC 3 奈米與 2 奈米技術進行晶片設計，反映出 AI 與高效能運算生態系的廣泛採用。此共同客戶動能強化了認證流程、經矽驗證的 IP 以及簽核就緒基礎架構，得以實現更快、更具信心的次世代 AI 晶片交付。
Arm 雲端 AI 事業部 go-to-market 副總裁 Eddie Ramirez 表示：「隨著 AI 和高效能運算工作負載增長，對能以先進製程節點交付的高效率運算平台需求也日益增加。生態系內的合作—包括像 Cadence 與 TSMC 這類領先的設計與製造夥伴間的合作—對於賦能次世代 Arm 架構的 AI 與 HPC 佈署發揮了重要作用。」
Positron 技術長 Thomas Sohmers 表示：「Positron 正打造一款專為 Transformer 工作負載優化的 AI 推論加速晶片，這需要頂尖製程技術與高頻寬連接。透過在TSMC N3P 製程節點授權 Cadence 的 PCIe 6.0 SerDes IP，我們很有信心能整合經矽驗證的高速介面。
Cadence 與 TSMC 的夥伴關係，以及包含 Genus 合成解決方案與 Innovus 實作系統在內的 Cadence 前端工具，為我們提供了可靠、成熟且具高度可預測性的投片路徑，這正是我們迅速將第二代推論加速器推向市場所需的。」
關於Cadence
Cadence 是 AI 與數位孿生領域的市場領導者，開創了運算軟體在加速從矽晶片到系統工程設計的創新應用。我們的設計解決方案基於 Cadence 的 Intelligent System Design™ 策略，是全球領先半導體與系統公司研發晶片到完整機電系統次世代產品的關鍵。這些產品服務於廣泛的市場，包括超大規模運算、行動通訊、汽車、航太、工業、生命科學與機器人技術。
2024 年，Cadence 被《華爾街日報》評選為全球前 100 名最佳管理公司 (best-managed companies)。Cadence 解決方案創造無限機會，了解更多資訊歡迎造訪 www.cadence.com。
