2013年12月10日--全球晶片設計及電子系統軟體暨IP領導廠商新思科技(Synopsys)近日宣布，為台積電16奈米FinFET參考流程提供完整的設計實作解決方案。雙方共同開發的參考流程乃奠基於台積電的設計規則手冊(Design Rule Manual，DRM) V0.5版及SPICE中的工具驗證。
台積電與新思科技將繼續合作，就設計工具進行16奈米FinFET V1.0版驗證，合作內容包含元件模型模擬 (device modeling)和寄生元件參數擷取 (parasitic extraction)、布局繞線(place and route，P&R)、客製化設計、靜態時序分析(static timing analysis，STA)、電路模擬、電源分析(rail analysis)，以及包含在新思Galaxy™實作平台(Implementation Platform)的實體及電晶體驗證技術。SoC設計團隊可使用通過矽晶驗證(silicon-proven)的解決方案，執行以FinFET為主的設計，再加上參考流程，則台積電16奈米製程的先期採用客戶便可發揮FinFET技術，開發出更快速、更具功耗效率的設計。
台積電設計建構行銷處資深處長Suk Lee表示：「台積電與新思科技合作，進行16奈米FinFET技術的方法論創新及工具整合。雙方長期的合作關係包含設計實作流程，以及協助先期採用客戶取得先進製程技術並加速FinFET技術的佈署。」
新思科技設計製造產品行銷副總裁Bijan Kiani表示：「我們與台積電密切合作完成完整的FinFET實作流程，可提供雙方共同客戶在量產時佈署使用。Galaxy流程讓FinFET技術的採用透明化，因此設計人員可以無接縫地利用該先進製程技術在效能及功耗上的優勢。」
台積電推出的完整實作解決方案，能讓16奈米參考流程的先期採用客戶，充分實現功耗、效能、面積及製造的技術優勢。
而新思科技Galaxy實作平台提供支援台積電16奈米參考流程的工具和方法論，包括：
- IC Compiler：先進技術支援16奈米FinFET量化(quantized)規則、FinFET格線置放(grid)規則以及先進的優化方法論，包括PBA vs GBA時序關聯及低電壓分析，以達最佳效能、功耗及面積。
- IC Validator：利用DRC及DPT的規則檢查，檢驗FinFET參數，包括邊界(fin boundary)規則以及延展式 dummy cell。
- PrimeTime®：先進的波形傳播(waveform-propagation)延遲計算，提供FinFET製程所需的絕佳STA簽核(signoff)正確性。
- StarRC™：首創使用FinFET「實際剖繪資訊」(real profile)，為正確的電晶體層級(transistor-level)分析，提供最準確的MEOL(middle-end-of-line)寄生元件參數擷取。
關於新思科技
Synopsys加速了全球電子市場中的創新。作為一家電子設計自動化（EDA）和半導體IP領域內的領導者，其軟體、IP和服務説明工程師應對設計、驗證、系統和製造中的各種挑戰。自1986年以來，全世界的工程師使用Synopsys的技術已經設計和創造了數十億個晶片和系統。更多資訊，請參考：www.synopsys.com
