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Mentor Graphics 增加記憶體模型，創建業內首個完整的UVM SystemVerilog 驗證 IP 庫

本文作者：Mentor Graphics 點擊： 2016-03-13 00:50

前言：

2016年3月9日--Mentor Graphics 公司（納斯達克代碼：MENT）今日宣佈，推出首個完全原生的 (native) UVM SystemVerilog 記憶體驗證 IP 庫，該記憶體驗證 IP 庫可用於所有常用記憶體設備、配置和介面。Mentor 在目前已可支援 60 多種常用外設介面(commonly used peripheral interfaces)和匯流排架構的 Mentor® 驗證 IP (Mentor VIP) 庫中新增了 1600 多種記憶體模型。由此，Mentor 成為首個向 ASIC 和 FPGA SoC 設計人員提供完整 UVM SystemVerilog 驗證 IP 庫的公司，該驗證 IP 庫可滿足其各類外設介面、匯流排協定和記憶體設備(memory device)需求。該完整的驗證 IP 庫採用一致的行業標準格式(industry-standard format)，可縮短工程師設置驗證運行所需時間，從而便於工程師將關注重點放在其設計中獨特而高價值的部分。

新推出的記憶體庫支援包括尖端協定(leading-edge protocols)在內的各種記憶體模型，例如用於 HyperRAM™ 和 HyperFlash™ 記憶體設備的高頻寬(high-bandwidth)、低管腳數目(low-pin-count)的 HyperBus™ 介面。此外，它還支援所有的動態 RAM 模型，包括 DDR4、低功耗 DDR4、混合記憶體立方(Hybrid Memory Cube)以及高頻寬記憶體-2，和新的 JESD229-2 Wide I/O-2標準。它所涵蓋的快閃記憶體模型種類齊全，包括 SDIO 4.1、SDCard 4.2、eMMC 5.1、ONFI 4.0、UFS以及串列、Toggle、NAND 和 NOR 快閃記憶體。

賽普拉斯半導體公司 (Cypress Semiconductor) 產品與產業生態系統行銷副總裁 Jackson Huang 表示，“對於 Mentor Graphics 發佈其全面的記憶體驗證 IP 模型庫一事，我們非常激動，特別是它支援新的 HyperBus 介面，我們開發 HyperBus 介面的目的在於達成不斷增長的產品性能目標，並在回應時間更快(faster response times)的同時，兼具功能的全面性。”

驗證 IP 旨在通過為常見介面、協定和架構提供可複用構建模組(re-usable building blocks)來幫助工程師減少構建測試平臺(testbenches)所花費的時間。Mentor 的記憶體驗證 IP 模型庫所包含的記憶體配置軟體允許客戶根據供應商、協定和元件編號，即時生成快速、時序準確(timing-accurate)和經過驗證的記憶體模型。此外，Mentor 獨有的“運行過程中可重新配置(reconfigurable-on-the-fly)”架構有助於工程師在無需重新編譯(recompilation)或重新開始軟體模擬(restarting simulations)的情況下，重新對資源進行二次評估。

“ASIC 和 FPGA 項目團隊的大部分人員都已轉去研究標準 UVM SystemVerilog 驗證方法，但時至今日，仍沒能找到可支援原生 UVM 中匯流排協定、外設介面(peripheral interfaces)和記憶體設備(memory devices)的通用 VIP 庫，” Mentor Graphics 設計驗證技術部產品行銷經理 Mark Olen 表示，“根據我們新推出的記憶體 VIP 庫的最初使用情況來看，不難看出為什麼驗證 IP 是功能驗證市場中增長最快速的子細分(sub-segments)市場之一，據電子設計自動化聯盟統計，目前該子細分市場的年支出超過 1.1 億美元。”

Mentor VIP 庫可向工程師提供對所有支援的協定使用通用架構的標準 UVM SystemVerilog 元件。這有助於在同一個驗證團隊內快速部署多個協議。測試計畫(Test plans)、符合性測試(compliance tests)、測試序列(test sequences)和協議覆蓋率(protocol coverage)都作為 SV 和 XML 原始程式碼包含在內，從而使複用、擴展和調試(debug)變得簡單。Mentor VIP 元件還包含一整套協定檢查、錯誤注入(error injection)和調試功能。新推出的記憶體模型可應用於所有行業標準模擬器(industry-standard simulators)。

Mentor VIP 是 Mentor 企業驗證平臺™ (EVP) 的核心技術。EVP 通過將高級驗證技術融合在一個綜合性平臺中，提高了 ASIC 和 FPGA 的 SoC 功能驗證效率。Mentor EVP 集成了 Questa® 高級驗證解決方案、Veloce® 模擬平臺和 Visualizer™ 調試環境，是全球可訪問的、高性能的資料中心資源。Mentor EVP 的全球資源管理功能可為全球的專案團隊提供支援，最大限度地提高用戶生產率和驗證的總投資回報率。

關於Mentor Graphics
Mentor Graphics® 是電子設計自動化 (EDA) 領域的全球領導者，提供許多公司軟體和硬體設計解決方案，促使其能更快速且更具成本效益地開發出更出色的電子和機械產品。Mentor Graphics®提供了各種創新的產品和解決方案，工程師可透過借助Mentor Graphics®不斷推陳出新的產品及解決方案，應對日趨複雜的電路板及晶片設計領域所面臨的挑戰。Mentor Graphics 擁有業界最豐富且一流的產品組合，也是全球唯一具備嵌入式軟體解決方案的 EDA 公司。

• 上市公司（納斯達克代碼：MENT）
• 創立於 1981 年，總部位於俄勒岡州威爾遜維爾市
• 過去 12 個月報告的營收超過12億美元
• 全球各地設有 70 多個分公司或辦事處
• 公司網址 - www.mentor.com / www.mentorg.com.tw

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