2008 VLSI WEEK會場深入報導( 二)誰是記憶體接班人?三星:PRAM

本文作者:admin       點擊: 2008-05-13 00:00
前言:
前言:
目前以DRAM及FLASH高居全球記憶體市場冠、亞軍地位的排行榜,何時會出現變化?2008 VLSI研討會邀請韓國三星院士Kinnam Kim 以「新世代記憶體的挑戰與機會」發表演說。

Kinnam Kim表示,三星除了以新技術不斷探索DRAM及FLASH極限外,也對新一代的記憶體接班人投入相當資源研發。他認為,相變化記憶體PRAM將先取代NOR FLASH,未來一旦在延長操作壽命及縮小尺寸面積上做出具體改善,就有機會進一步取代DRAM及NAND FLASH的市場。

製程技術瓶頸
目前,DRAM的技術推進到60奈米(nm),NAND Flash的技術推進到50nm,預估未來在40及30nm時,必定遇到兩大挑戰。

挑戰之一是,技術。對DRAM而言,為追求面積更小,將導致電容變小,而當電容變小時,卻仍須保持訊號正確,是技術一大挑戰。對NAND FLASH而言,由於電荷存在緣層,漏電(leakage current)問題會導致資料漏失。

挑戰之二是,經濟效益。即使投下巨大投資在製程設備及良率提升與改善,克服了技術的難題,得到了晶片面積縮小,晶粒多些的成果,但在量多價跌的經濟效益前提下,更多的產量,並不保證能夠帶來等比例的經濟回收。

堆疊式(Stack)技術勝出
DRAM追求面積更小,導致電容變小,為了保持訊號正確,在製作技術上,衍生兩大派別,分別是溝槽式(Trehch)及堆疊式(Stack),目前已經明顯由堆疊式(Stack)技術勝出。三星採用堆疊式(Stack)技術,已經實踐電容由2D變成3D,做到電容在25fF時,電信還能辨認。

NAND FLASH在面積變小時,所導致的漏電現象會使得資料流失,三星花了很大的力氣,在90nm製程上,做出立體的電晶體,為此三星還特別將此創新的3D結構結構,命名為S-RACT。

此一堆疊式結構,三星從90nm開始試做,並已做出1Gb DRAM。預估目前已採60nm製程的DRAM,將可透過此新3D結構,推進到50nm。至於未來進一步推進到40nm時,則要靠FinFET技術來抑制短通道效應(Short Channel Effect)。

DRAM追求1V以下電壓
DRAM的功率消耗,是一大課題。為了降低操作功率,降低操作電壓,成了必要的趨勢。這個趨勢從3.3V、2.5V、1.8V、一路降低到1.5V,未來,1V以下的操作電壓,雖然技術上非常挑戰,但並非不可能。

DRAM市場的經濟面,每年DRAM消耗量,以位元計算,需求年成長50%~70%,這個需求趨勢,看來將持續下去。但相較於市場營收,每年卻只成長10%。由於DRAM市場價格很難控制,導致DRAM未來投資趨向保守化。

DRAM為了擺脫這樣的命運,必須開拓新興的應用領域,目前包括在繪圖晶片卡、消費電子及手機等,都有積極努力的嘗試,但比起NAND FLASH快速成長的趨勢,Kinnam Kim認為,並不足以樂觀看待DRAM的未來。

NAND FLASH成長動能大
行動世代(Mobile Era)的各種新興應用,導致NAND FLASH的市場成長率,以每年2倍的速度成長,而且此一成長趨勢,隨著NAND FLASH記憶容量太小的問題,如今已經大有突破,看來將持續下去。

一方面,NAND FLASH相較於其他的技術,其簡易的結構,以及最小的位元面積(cell size),可讓記憶體容量增加得很快。此外,新技術的推出,讓NAND FLASH可以做出3 bit/cell結構,又進一步讓容量增加得更快。

Kinnam Kim指出,預估在2010年以前,採40nm技術,容量達32~64Gb的NAND FLASH,將可大量供應。

長遠的挑戰
對於NAND FLASH往40nm以下,DRAM往50nm以下,在技術上,將有兩大挑戰。其一是黃光微影(Lithography)製程上,最小特徵尺寸的挑戰。其二則是元件性能的挑戰。

所有半導體製程設備中,以微影設備投資最鉅,且技術也走在最前端。為了克服最小特徵尺寸的挑戰,三星自行研發的自我對準/重複曝光兩次(SADP, Self Aligned Double Patterning)的技術,讓原本用於40nm的微影設備,可延用到30nm。

其次,影響元件性能的一個例子是,在位元變小時,由於間距縮短,操作電壓訊號的耦合(Coupling)現象,對鄰近位元容易造成紀錄資料錯誤。對此,目前三星的解決之道是,電荷捕捉(Charge Trap)技術,應用於NAND FLASH記憶體非常有機會。

影響元件性能的第二個例子是,短通道效應(Short Channel Effect),對此三星則開發出專用之立體位元電晶體(3D Cell Transistor)來改善短通道效應,三星還給予特別命名為HCFET(Hemi Cylindrical FET)。

Kinnam Kim點出,當NAND FLASH縮至20nm時,最有可能的是利用堆疊技術,來舒緩因為位元密度增加所給製程帶來的壓力,特別是黃光微影製程。

Kinnam Kim相信,NAND FLASH很快走入3D FLASH世代。目前三星積極的研發動作,短期已經已經從50nm向前推進到30nm,並上探20nm一路走下去。

NAND FLASH市場快速成長,數位相機的需求是很大的原動力。隨著每年位元數需求成長100%以上,NAND FLASH單位成本也隨之下降,而這又進一步促成MP3、手機、PC及SSD等新應用。

最新趨勢是,NAND FLASH應用於高可靠度的應用領域。過去,NAND FLASH大多應用於對讀寫千次就感到滿意的應用。如今,進入到強調高可靠度的應用,應用於SSD就是此一趨勢的最好說明。

NAND FLASH與硬碟,在大容量上的競賽上,目前得依賴MLC(Multiple Level per Cell)技術,但此技術卻會帶來可靠度較差的缺點。如何在追求「高容量」與「高可靠度」上權衡或妥協,是目前NAND FLASH遇上的天人交戰。

明日之星:PRAM
Kinnam Kim指出,所有非揮發性記憶體技術中,未來最有機會的是,PRAM。他舉出支持這種說法的原因包括PRAM具備尺寸小、可微縮、隨機讀取速度快、操作壽命長等優點。

PRAM需要新的材料,利用硫族化合物(GeSbTe, 簡稱GST)在結晶態與非結晶態,兩種阻值高、低不同的相變化(Phase Change),區分來當作0與1,進而做為記憶體用途。

如果要以「高速」記憶體來做比較,除了DRAM之外,在非揮發性記憶體中,唯一可以與PRAM相比的只有NOR FLASH。

韓國三星目前PRAM開發進度,已經發表的最新成果為採90nm製程的512Mb PRAM,樣品已經完成,很快可以進入量產。而Intel目前對外公開的是128Mb樣品,也計畫在今(2008)年內量產。

交戰始於:65nm
Kinnam Kim認為,PRAM推進到65nm及45nm的時候,將與NOR FLASH開始競爭。他還大膽預言,利用二極體結構開關(Diode Type Switch),PRAM可以達到小面積、通大電流的理想,他表示目前材料看來沒有限制,將可以從目前的90nm一路為縮至30nm。而目前研究焦點在於,如何提升加熱效率,而焦耳熱效應(Joule Heating)就是一個重要的研究主題。

所有記憶體技術進入50nm之後,逐漸遇上元件物理機制的基礎性極限。DRAM目前以60nm生產,未來在50nm將遇上大挑戰,技術也越來越難。未來,DRAM市場是否保持成長,Kinnam Kim表示,目前看來並不明朗。唯一解決的辦法就是,開拓新興應用領域,讓記憶體市場有新的成長動能。例如,需要大量資料運算及快速回應的影像即時辨識系統,就是一個例子。

Kinnam Kim指出,PRAM的第一步,將以取代NOR FLASH為目標。長遠來看,PRAM若能改善延長操作壽命及縮小尺寸面積等問題,將更有機會進一步與DRAM及NAND FLASH競爭。

名詞解釋:
相變化記憶體(PCM)發明人為S. R. Ovshinsky,他在1966年代表美國公司Energy Conversion Devices(簡稱"ECD")提出一篇美國專利,他指出,在硫屬化合物(Chalcogenide)中,結晶相與非晶相之間的光學性質及導電度都有顯著的不同,而這兩相間可進行快速、可逆、且穩定的轉換,適合做開關(switching)及記憶(memory)的使用。

用來描述相變化記憶體的名稱相當繁複,除了PCM(Phase Change Memory)外,包括OUM (Ovonic Unified Memory)、PRAM(Phase-change RAM)及CRAM (Chalcogenide RAM)等,其實都是相變化記憶體。

工研院電光所與台灣業者,於2006年組成的PCM聯盟,整合了力晶、南亞、華邦、茂德四家業者,目前已完成4Mb 相變化記憶體(PCM)雛形晶片的設計與製程開發。與三星院士Kinnam Kim在本文所說的PRAM,雖然稱法不同,但相同的都是被大家視為未來記憶體接班人的:相變化記憶體。

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